半导体产业正站在一个历史性的转折点上。统治行业六十余年的摩尔定律走向终结，而中国首次在全球半导体基础理论层面提出了引领性范式——韬定律。这一转变的意义，远不止于一条技术路线的更替，它关乎竞争规则的重构、产业价值的再分配，以及中国半导体从“追赶者”走向“引领者”的可能。本文将从摩尔定律为何“已死”说起，剖析韬定律的革新之处，审视台积电在此路径上的探索与犹豫，并指出这场变革中蕴含的三大产业机遇，最后探讨其划时代的历史意义。

摩尔定律由英特尔创始人之一戈登·摩尔于1965年提出，其核心内容是：集成电路上可容纳的晶体管数目，大约每隔18至24个月便会增加一倍，性能也将提升一倍。这一定律并非物理定律，而是基于观察得出的经验法则。在长达半个多世纪里，它不仅是技术规律，更是整个信息产业的“商业契约”——从手机到数据中心，无数产品的迭代节奏都建立在这一预期之上。

那么摩尔定律为何死亡呢？这是物理极限、经济成本与应用回报三重因素共同作用的结果。物理极限方面，随着晶体管制程节点逼近个位数纳米甚至埃米尺度，量子隧穿效应等物理现象变得日益显著。当晶体管内部的绝缘层薄到只有几个原子的厚度时，电子会像拥有了“穿墙术”一样漏过去，导致芯片发生错误、功耗飙升。栅极对沟道的控制急剧衰减，漏电和变异成为无解难题。半导体产业撞上了一堵“硬邦邦的量子墙”。

应用回报方面， 28nm是著名的“甜蜜节点”。此后每一代工艺节点都需要EUV光刻、多次图形曝光，光罩道次翻倍，设备投资飞涨。到2nm节点，单颗芯片的设计预算已超过10亿美元；单个晶体管的成本不再下降，甚至在某些先进节点出现上升。

摩尔定律所依赖的“性能提升、成本下降”的正循环已被打破。从12nm缩微至3nm，性能提升仅为2.9倍，远低于传统摩尔定律预期的8倍。从10nm到7nm，晶体管密度提升了102%；从7nm到5nm锐减为70%；到3nm时代则只有66%。晶体管密度提升的复合增速越来越慢，将在3nm之后降为个位数。这意味着，继续追逐更小制程所带来的边际收益已极为有限。

英伟达CEO黄仁勋多次直言：“摩尔定律已死，它不会再回来了。”

在产业实践方面，三星电子在2025年宣布将其1.4nm半导体的量产目标推迟至2029年，比原计划晚了两年。英特尔、三星等巨头纷纷放缓扩产脚步。与此同时，英伟达的GPU性能提升越来越依赖“堆硅”而非工艺进步——其Blackwell芯片性能是Hopper的5倍，但需要两倍的芯片数量和额外消耗500瓦功率。

对中国半导体行业而言，突破“卡脖子”的思路亟须重新审视。过去，我们习惯于将自己定位为行业的“跟随者”，将难题视作一道环环相扣的“连环锁”，寄望于逐一攻克光刻机、材料、工艺等关键环节，以为打通所有节点便能迎来坦途。然而，摩尔定律的终结恰恰揭示：即便有朝一日将这些“卡脖子”环节尽数攻克，这条路的尽头也并非康庄大道，而是一条由物理极限与经济规律共同筑起的死胡同——我们拼命追赶的，恰是一列正在减速甚至即将停驶的列车。

在此背景下，唯有主动跳出既定轨道，推动底层方法论的根本性范式突破，才真正具备战略意义——这不仅是从“追赶”到“引领”的跃迁，更是将竞争主战场从单一制程节点，拓展至系统创新与全栈优化的广阔空间，格局完全不一样。

2026年5月25日，华为公司董事、半导体业务部总裁何庭波在IEEE国际电路与系统研讨会（ISCAS 2026）上，正式提出了指导半导体产业发展的新原则——韬（τ）定律。这是中国首次在全球半导体领域提出具有全局意义的原创理论。

“韬”是希腊字母τ（tau）的汉语音译。在电路理论中，τ代表时间常数——信号从一种状态切换到另一种状态所需要的时间。τ越小，电路切换越快，芯片性能越强。韬定律的核心目标，是系统性降低时间常数τ。

为此，华为提出了“逻辑折叠（Logic Folding）”等核心技术，构建了贯穿器件、电路、芯片、系统四个层面的多层级协同优化体系。通过持续压缩信号传播时延、缩短数据传输时间，在不依赖极致物理制程的前提下，大幅提升晶体管密度与系统性能。

换言之，韬定律不再死磕把晶体管“做小”，而是转向把信号“做快”。何庭波在论文中指出：“τ缩微以时间本身而非晶体管面积作为衡量进步的首要指标”。

韬定律与摩尔定律相比，不同之处主要有三：

• 核心逻辑不同：从“空间缩微”到“时间缩微”

统治半导体行业六十余年的摩尔定律，追求的是晶体管尺寸越小越好——通过不断缩小晶体管的物理尺寸（几何缩微），在单位面积内塞入更多晶体管。

而韬定律追求的是信号传播越快越好——以“时间缩微”替代“几何缩微”。摩尔定律中，晶体管变小带来的性能提升，本质是通过压缩空间来压缩时间；韬定律则直接以时间本身作为优化目标。两者的根本区别在于：摩尔定律是“空间”的逻辑，韬定律是“时间”的逻辑。

• 优化维度不同：从“单点突破”到“全栈协同”

摩尔定律聚焦于单颗芯片的制程微缩——通过更先进的光刻工艺把晶体管做小。这是一条单一的“制程竞赛”赛道。韬定律则跳出这一局限，从器件、电路、芯片、系统四个层级同时发力。器件层面优化晶体管开关延迟；电路层面通过逻辑折叠缩短信号路径；芯片层面实现软硬芯协同设计；系统层面重构互联协议降低通信时延。它把芯片从“平房”盖成了“楼房”。

• 依赖路径不同：从“制程依赖”到“系统创新”

摩尔定律高度依赖最先进的光刻制程——没有EUV光刻机，就无法继续推进节点。而随着制程逼近物理极限，这一路径正面临量子隧穿、成本飙升等不可逾越的障碍。韬定律则提供了一条不依赖极致物理制程的替代路径。通过系统级架构创新、三维堆叠封装、软硬件协同优化等手段，在成熟工艺节点上实现等效先进制程的性能。

韬定律路径的探索其实并非华为首创，台积电在这方面已有10年的探索，但从目前公开资料来看，其并未把“韬定律”作为颠覆性革命，更像是一个改进目前技术的方式。而更像是对其已有技术探索的一种总结。台积电高管张晓强的回应更值得玩味。他在欧洲技术论坛上被问及韬定律时坦承“尚未深入研究”，然后补了一句：“记住，所有的计算都是在晶体管层面完成的，所以不要忘记晶体管的重要性。”

台积电与华为虽理念不同、目标各异，但台积电在实践中识别出的那些卡点和堵点，依然具备重要的参考价值。从技术方面看，散热是一个很难解决的物理难题：逻辑折叠把两层甚至多层有源层堆叠在一起，每一层都在发热，中间只有微米级的导热间隔。热量散不出去，芯片就会降频甚至烧毁。台积电也在研发金刚石加液冷的散热方案，但量产预计要到2028到2029年。

从商业方面看，EDA工具沉没成本较高，台积电、Synopsys、Cadence等公司过去几十年投入了几百亿美元，建立了一套完整的平面芯片设计生态链。逻辑折叠要求的是“真3D”设计——模块内的标准单元可以自由分布在不同的“die”上，设计空间从二维扩展到三维。这意味着现有的EDA工具几乎要全部重写。几百亿美元的生态资产瞬间变成包袱。

说到底，台积电最大的卡点可能不在技术，而在商业逻辑。台积电能把7nm→5nm→3nm→2nm一路缩下去，良率高、生态成熟、现金流稳。逻辑折叠这条路，台积电不是想不到，而是商业上不合算。它是在没有EUV、被卡在7nm的被动局面下被逼出来的选择——而台积电恰恰拥有全球最先进的EUV光刻机和最完整的先进制程能力。

华为虽然没有商业上的包袱，但技术上的难点同样不容回避。逻辑折叠把两层甚至多层有源层堆叠在一起，每一层都在发热，而中间只有微米级的导热间隔，热量根本散不出去。芯片一旦过热，轻则降频，重则直接烧毁。华为在麒麟9020上已经采用VC均热板加导热凝胶的方案来应对，但这套被动散热方案的天花板清晰可见。

当堆叠层数增加到三层、四层，热密度将呈指数级攀升，传统的散热手段将彻底失效。业界期待的解决方案是金刚石衬底加微流体液冷，但这套方案距离量产成熟至少还要两到三年。

更重要的是，散热不是孤立的技术问题——它牵一发动全身：散热能力决定了堆叠层数的上限，而堆叠层数又直接决定了逻辑折叠的性能天花板。换言之，韬定律的“楼层”能盖多高，最终取决于华为能否在散热这道物理墙上凿开一扇门。

多家机构发布研报，一致认为韬定律有望重塑半导体产业的价值分配体系，推动行业发展范式从单一制程追赶转向系统级性能提升。产业价值不再是EUV光刻与最先进制程，而是向EDA、先进封装、高速互连等领域全面扩散。

• 先进封装：从“配角”到“主角”

韬定律的落地，高度依赖先进封装。逻辑折叠的“双层复式”要从图纸变成房子，离不开2.5D/3D集成和超细间距混合键合这套工艺体系。交银国际在研报中直截了当地指出：先进封装是逻辑折叠落地的工艺底座。

这绝非纸上谈兵。过去六年，华为基于韬定律已量产了381款芯片。V2版本披露的麒麟2026实测数据显示，通过晶圆对晶圆混合键合实现逻辑折叠，晶体管密度由155MTr/mm²提升至238MTr/mm²，等效性能下功耗降低41%。一个更大的趋势正在发生：2026年全球先进封装市场规模预计达540亿至580亿美元，首次超越传统封装成为封测行业主流。

但盛宴并非人人有份。2026年中国大陆先进封装有效产能占全球约30.5%，而2.5D/3D高阶技术国产化率仍不足10%。上半年四大封测龙头累计宣布扩产投资达274.2亿元，全部聚焦AI算力核心领域。高阶技术的缺口，恰恰是最大的增量空间。

• 高速互连：打破“数据搬运”的诅咒

韬定律的另一个核心战场是高速互连。大规模AI智算集群下，超过80%的能耗来自数据搬运而非计算本身，超过70%的系统成本同样来自数据搬运。传统多协议栈带来大量协议转换与握手开销，互连延迟成为系统性能的“卡脖子”环节。

韬定律V2提出了系统性解决方案：统一总线（Unified Bus）将端到端远程访问延迟压缩至约100纳秒，实现两个数量级的提升；近封装光引擎（Hi-ONE）以每模块8Tb/s带宽将互连距离延伸至100米。光通信、交换芯片、超节点服务器等环节的价值正在被重估。有研报将光互连生态列为AI系统层确定性最高的投资方向。

• EDA软件：最“肥美”的那块肉

如果说先进封装是“地基”，高速互连是“骨架”，那么EDA工具就是整个韬定律时代的“施工图纸”。华为将EDA工具链的缺位视为韬定律落地的最大工程障碍。

逻辑折叠要求设计工具从平面思维转向“真3D”——模块内的标准单元可以自由分布在不同的有源层上，信号完整性、电源完整性、热分布与机械应力的分析边界已无法在单一层级上单独闭合。传统以单芯片为边界的EDA工具链根本无法胜任。

华为轮值董事长徐直军说得很直白：“韬定律不可能只靠一家公司完成。从学术界到EDA厂商到设计公司，大家共同来做，最终沿着这条路向前走，可能就走出了中国半导体的另外一条路。”这条路的前方，三个赛道正在等待分食者。

摩尔定律终结，制程竞赛走到尽头。取而代之的将是韬定律开启的全新纪元——从“空间缩微”转向“时间缩微”，从“单点制程突破”升级为“全栈系统创新”。

中国首次在半导体基础理论层面，提出了具有全球引领意义的范式。这不仅是一次技术路线的切换，更是一场底层方法论的根本性革命。五年后回望，其历史意义或将超越当前炙手可热的AI大模型突破。

当旧路已成死胡同，开辟新路是唯一的战略选择。韬定律的意义正在于此：它不是追赶者的妥协，而是引领者的宣言。